A0B38APH Aplikace programovatelných hradlových polí

Atributy předmětu
Kód předmětu: 
A0B38APH
Název: 
Aplikace programovatelných hradlových polí
Garant: 
Sedláček R.
Vyučující: 
Sedláček R., Tomlain J.
Kredity: 
5
Rozsah: 
1p+3l
Semestr: 
Z
Zakončení: 
KZ
Typ: 
A
Etapa: 
B
Role: 
V

 Tvorba výukových materiálů podpořena programem

Evropský sociální fond
Praha & EU: Investujeme do vaší budoucnosti

RYCHLÉ ODKAZY

Aktuální informace - podmínky zápočtu, ukončení předmětu, kontakty na cvičící
Přednášky - slides
Laboratorní cvičení - náplň
Materiály ke cvičení
VYŘEŠENÉ PŘÍKLADY

Doporučená literatura, studijní materiály, manuály

Software používaný na cvičení

Anglická verze tohoto předmětu - course AE0B38APH - FPGA Application

 

 

Na cvičeních studenti samostatně pracují s vývojovým kitem osazeným hradlovým polem CYCLONE II od ALTERy (CYCLONE II FPGA START DEVELOPMENT KIT).

 

AKTUÁLNÍ INFORMACE - podmínký zápočtu, ukončení předmětu, kontakty na cvičící          RYCHLÉ ODKAZY

Podmínky udělení zápočtu, rozvrh hodin, kontakty na cvicící (Aktuálizováno: 28.09.2015
Zadání individuálních projektů včetně požadavků na zpracování zprávy ! (Aktualizováno: 28.09.2015) 

PŘEDNÁŠKY                                                                                                                                                RYCHLÉ ODKAZY

1. Programovatelné součástky, historie a současnost  - úvod do jazyka VHDL, návrh základních jednotek (entit).
2. Zápis čísel znaků a řetězců  - základní datové typy a operátory.
3. Základní objekty - konstanty, proměnné, signály - paralelní a sekvenční doména
4. Implementace stavových automatů - standardní a uživatelsky definované knihovny, LPM knihovny v IDE QUARTUS. 
5. Procedury a funkce - návrh kombinačních a sekvenčních obvodů.
6. Nástroje a metody pro simulaci, testbench soubory - speciální vnitřní struktury (RAM, PLL, násobičky). 
7. Implementace digitálních filtrů, softwarový procesor NIOS  - příklad konfugurace NIOS procesoru.

LABORATORNÍ CVIČENÍ - obsah, náplň                                                                                              RYCHLÉ ODKAZY

1. Seznámení se s návrhovým systémem QUARTUS II, úvodní projekt.
2. Logické a aritmetické funkce v jazyce VHDL, programování v paralelní doméně.
3. Programování v sekvenční doméně - procesy, klopné obvody a čítače.
4. Simulace návrhu formou testovacích vektorů a testbenchů v prostředí ModelSim.
5. Stavové automaty - varianty implementace ve VHDL.
6. Využití interní a externí paměti RAM v projektech.
7. Kontrolní test, zadání inviduduálního projektu (MP3 přehrávač, počítačová hra, řadič pro VGA monitor,).
8. Inviduduální projekt.
9. Inviduduální projekt.
10. Inviduduální projekt.
11. Inviduduální projekt.
12. Inviduduální projekt.
13. Inviduduální projekt.
14. Hodnocení výsledků řešení individuálního projektu, udělení zápočtu.

Výše zmíněné body nemusí nutně odpovídat jednotlivým hodinám, některé složitější úlohy budou řešeny v průběhu více cvičení. Po absolvování úvodních cvičení mají studenti možnost zvolit si, po konzultaci s cvičícím, téma individuálního projektu. Vypracování této úlohy bude základem hodnocení a podmínkou udělení zápočtu. Kromě vlastního funkčního návrhu bude vyžadována i jeho funkční simulace a krátká zpráva obsahující rozbor zvoleného problému, způsob řešení a implementace a zhodnocení dosažených výsledků.

MATERIÁLY KE CVIČENÍM                                                                                                                        RYCHLÉ ODKAZY

1. Náplň cvičení pro 1. týden (úvodní projekt, čtení vstupů a zobrazování na 7-segmentové, displeji)  
2. Náplň cvičení pro 2. týden (logické posuny, stavový automat - kódový zámek) 
3. Náplň cvičení pro 3. týden (opakování : kombinační logika, čítače) 
4. Náplň cvičení pro 4. týden (sériový port)
5. Náplň cvičení pro 5. týden (práce s interní pamětí ) 
6. Náplň cvičení pro 6. týden (práce s externí pamětí) 
7. Náplň cvičení pro 7. týden (vytvoření SoC - implementace NIOS procesoru na FPGA)

 

VYŘEŠENÉ PŘÍKLADY                                                                                                                               RYCHLÉ ODKAZY

Jednoduchý čítač + testbench
Příklady generování testovacích signálů pro vytvoření TEST_BENCH souborů
Testbench pro ověření přijímací entity UART rozhraní

 

LITERATURA + DALŠÍ STUDIJNÍ MATERIÁLY                                                                                    RYCHLÉ ODKAZY

Externí odkazy:

SOFTWARE POUŽÍVANÝ NA CVIČENÍ                                                                                                  RYCHLÉ ODKAZY

Vývojové prostředí QUARTUS II Web Edition (freeware)
Nástroj pro simulaci ModelSim  Altera Edition (freeware)